AMD verpasst Zen 6c mehr Puffer als dem klassischen Zen 6
AMD's Zen 6 Family: Feeding the Beast
Eine detaillierte Analyse der nächsten AMD-CPU-Generation: Zen 6 erweitert viele Out-of-Order-Strukturen, senkt die Kosten von Branch-Mispredicts und lässt einen einzelnen Thread beide Decode-Cluster nutzen. Der eigentliche Bruch liegt aber zwischen Zen 6 und Zen 6c – Letzterer bekommt größere Reorder-Buffer, Register Files und Load Queues sowie 128 MB L3-Cache. Zen 6 ist auf hohe Taktraten getrimmt, Zen 6c auf hohe Speicherlatenz. Bei gleichem Takt liegt Zen 6c pro Takt vorn.
Die Unterschiede deuten darauf hin, dass AMD die beiden Designs spezialisiert: Zen 6 scheint auf hohe Frequenz getrimmt, während Zen 6c mehr Kapazität besitzt, um vergleichsweise hohe Speicherlatenz zu tolerieren.
- bmenrigh
Das Schlimmste an Consumer- (AM5-) Zen4 und Zen5 ist der I/O-Die-Chiplet und der darauf befindliche Speichercontroller. Ich habe gehört, dass sie in Zen6 endlich einen neuen I/O-Chiplet auf einem viel kleineren Node ausliefern werden. Ihr bestehender AM5-Zen4/5-Speichercontroller ist bei Nutzung beider Speicherkanäle furchtbar. Es ist extrem schwierig oder unmöglich, über 3600 MT/s zu kommen.
Von allen Dingen, auf die ich mich bei Zen6 freue, steht ein verbesserter Speichercontroller ganz oben auf der Liste.
Edit: und ja, andere mögen sagen, die kärglichen paar PCIE-5.0-Lanes seien das Schlimmste an AM5, aber das betrifft meine Nutzung kaum, und leider denke ich, dass das eine Einschränkung von AM5 selbst und nicht des I/O-Chiplets ist.
- joebonrichie
Die Instruction-Level-Parallelität in der 2-ahead-Branch-Prediction ist supercooles Zeug, ich weiß, dass Zen5 dieses Feature hatte, aber es ist irgendwie verrückt, dass der Speicher so langsam relativ zu den Kernen ist, dass diese Komplexität vorteilhaft und lohnenswert ist.
- Aardwolf
> AMD hat die Anzahl der Integer-Multiply-Einheiten von drei auf zwei reduziert, wobei auch der PDEP- und PEXT-Durchsatz von drei Instruktionen pro Zyklus auf zwei fällt.
Nutzen PDEP und PEXT dieselben (Teile der) Schaltkreise wie Multiply (das sind sehr unterschiedliche Operationen ...), oder sind das einfach zwei unabhängige Einsparungen von Schaltkreisen und die Formulierung ist nur etwas unklar?
- Remnant44
Was wie eine Menge kleiner ausgewogener Verbesserungen am Kern selbst aussieht. Vier Vektor-Loads pro Zyklus bei 256b oder weniger, ich frage mich, ob die Gather-Performance endlich akzeptabel ist? Ein weiteres Beispiel für Ausgewogenheit: Sie haben die Anzahl der Integer-Multiplier tatsächlich auf zwei reduziert. Ich frage mich, ob das war, um Die-Fläche für die VNNI-Pipes zu schaffen?
Der wahre Star scheinen aber die C-Kerne zu sein. 32 C-Kerne pro Chiplet mit vergrößertem L3-Cache ist beeindruckend
- bee_rider
32 Kerne sind eine Menge Kerne in einem CCD. Gibt es eine kleinere logische Einheit zwischen einem CCD und einem Kern, oder wird erwartet, dass man 32 Kerne in seiner untersten NUMA-Ebene verwaltet?
- lp92
Scheint, als würden sie bereits anfangen, die C-Core-Architektur zu optimieren. Ich frage mich, wie lange es dauern wird, bis sie ihre eigene Produktlinie und Marke wird.
- sylware
Wenn man sich all diese Vorhersage ansieht, ist es so viel wichtiger, dass ein 'Core/SMT' etwas Codeverhalten 'lernt', daher ist Thread-CPU/SMT-Affinität für Anwendungen, die unsere CPUs ein wenig ausreizen, von größter Bedeutung.
- spwa4
Eine Sache, über die ich mich wundere, ist, dass diese CPUs einfach so viel schneller sind als ihre Speichercontroller. Warum also nicht mehr hinzufügen? Warum haben sie zum Beispiel nicht einen Speichercontroller pro Kern?