DDR3+ 接口为何必须在启动时调优？
The DRAM interface and the PHY (why a DDR3+ interface must be tuned at boot)
FPGA 与 DRAM 之间的信号传输远非简单的连线，涉及复杂的时序对齐与信号完整性挑战。文章深入解析了 DDR3+ 接口中 Fly-by 拓扑结构带来的时钟偏移问题，以及为何必须通过 Write leveling 和 Read leveling 在启动阶段进行精细校准。从 DQS 源同步机制到 ZQ 校准，每一个 Byte lane 都需要独立调整输出延迟和输入采样点，以消除板级延迟差异。如果没有这些繁琐的初始化步骤，高速数据流将因时序错乱而失效。
在如此高的速率下，控制器发出的时钟信号已不可信，因为电路板和芯片的延迟过大，因此数据必须携带自己的时钟信号 DQS 一起传输。