AMD Zen 6：喂饱猛兽的架构变革
AMD's Zen 6 Family: Feeding the Beast
深入解析 AMD Zen 6 核心家族的架构演进。Zen 6 并非 Zen 5 的简单迭代，而是在整数调度、分支预测及解码集群上进行了类似 Zen 1 到 Zen 2 级别的重构。文章对比了 Zen 6 与 Zen 6c 的设计差异：Zen 6 专为高频优化，而 Zen 6c 通过扩大乱序执行结构来容忍高内存延迟。在 SPEC CPU 2026 测试中，EPYC 9686F 展现了强劲的单核性能，而 EPYC 9996 凭借更大的 L3 缓存有效缓解了内存瓶颈。这次架构调整揭示了 AMD 针对不同负载场景的精细化策略。
Zen 6 似乎调优用于高频，而 Zen 6c 拥有更多容量以容忍相对较高的内存延迟。
HN 评论区
66- bmenrigh
消费级（AM5）Zen4 和 Zen5 最糟糕的地方在于其 I/O 小芯片（chiplet）以及上面的内存控制器。我听说他们终于要在 Zen6 上推出基于更小制程的新 I/O 小芯片了。现有的 AM5 Zen4/5 内存控制器在双通道模式下表现极差。想要超过 3600 MT/s 极其困难，甚至根本不可能。
在 Zen6 的所有改进中，我最期待的就是内存控制器的升级。
编辑：是的，其他人可能会说 AM5 上可怜的几条 PCIE 5.0 通道才是最糟糕的，但这对我的使用影响不大，而且不幸的是，我认为这是 AM5 接口本身的限制，而非 I/O 小芯片的问题。
- joebonrichie
2 路超前分支预测中的指令级并行（ILP）非常酷。我知道 Zen5 就有这个特性，但考虑到内存速度相对于核心实在太慢，这种复杂性竟然能带来收益且值得投入，这简直有点疯狂。
- Aardwolf
> AMD 已将整数乘法单元的数量从三个减少到两个，PDEP 和 PEXT 的吞吐量也从每周期三条指令降至两条。
PDEP 和 PEXT 是否使用了与乘法（它们是非常不同的操作……）相同的（部分）电路？还是说这只是两处独立的电路削减，只是原文表述有点含糊不清？
- Remnant44
看起来核心本身有很多小的平衡性改进。每周期 256 位或更少的四路向量加载，我想知道 gather 性能终于能令人满意了吗？另一个平衡的例子是，他们实际上将整数乘法器的数量减少到了两个。我想知道这是否是为了给 vnni 流水线腾出芯片面积？
不过真正的明星看起来是 c 核心。每个小芯片集成 32 个 C 核心并增加 L3 缓存，这令人印象深刻。
- bee_rider
一个 CCD 里 32 个核心是很多了。在 CCD 和核心之间还有更小的逻辑单元吗？还是说你得在最低级别的 NUMA 层面对这 32 个核心进行调度管理？