AMD развела Zen 6 и Zen 6c по разным путям: частота против объёма
AMD's Zen 6 Family: Feeding the Beast
Разбор микроархитектуры Zen 6 и Zen 6c по замерам на EPYC 9686F и EPYC 9996. Zen 6 ускорила предсказатель переходов и снизила цену ошибки, научила один поток использовать оба кластера декодирования и удвоила блоки VNNI. Zen 6c получила более крупные внеочередные структуры, 32-ядерный CCD и 128 МБ L3, но уступает по частоте. На равных 4,1 ГГц Zen 6c обгоняет Zen 6 примерно на 6,7% в integer и на 4% во floating point.
Похоже, AMD специализирует два дизайна: Zen 6 настроена на высокую частоту, а у Zen 6c больше запаса, чтобы переносить сравнительно высокую задержку памяти.
- bmenrigh
Худшее в потребительских (AM5) Zen4 и Zen5 — это чиплет I/O-кристалла и контроллер памяти на нём. Я слышал, что в Zen6 они наконец выпустят новый I/O-чиплет на гораздо более тонком техпроцессе. Их существующий контроллер памяти AM5 Zen4/5 при использовании обоих каналов памяти просто ужасен. Крайне сложно или невозможно получить выше 3600 MT/s.
Из всего, чего я жду от Zen6, улучшенный контроллер памяти стоит на первом месте.
Edit: и да, другие могут сказать, что жалкие несколько линий PCIE 5.0 — это худшее в AM5, но на моё использование это особо не влияет, и, к сожалению, я думаю, что это ограничение самого AM5, а не I/O-чиплета.
- joebonrichie
Параллелизм на уровне инструкций в предсказании ветвлений с опережением на два шага — это очень крутая штука, я знаю, что в zen5 была эта фича, но довольно безумно, что память настолько медленнее ядер, что такая сложность оказывается полезной и оправданной.
- Aardwolf
> AMD сократила количество блоков целочисленного умножения с трёх до двух, а пропускная способность PDEP и PEXT также упала с трёх инструкций за такт до двух.
Используют ли PDEP и PEXT те же (части) схем, что и умножение (это ведь очень разные операции...), или это просто два независимых сокращения схем, и формулировка просто немного неясна?
- Remnant44
Похоже, что это множество небольших сбалансированных улучшений самого ядра. Четыре векторные загрузки за такт при 256 битах или меньше — интересно, наконец-то производительность gather стала приемлемой? Ещё один пример баланса: они фактически сократили количество целочисленных умножителей до двух. Интересно, это чтобы освободить место на кристалле для конвейеров vnni?
Но настоящая звезда — это, похоже, c-ядра. 32 C-ядра на чиплет с увеличенным кэшем L3 впечатляют.
- bee_rider
32 ядра — это много ядер в CCD. Есть ли какая-то меньшая логическая единица между CCD и ядром, или предполагается, что вы будете управляться с 32 ядрами на вашем самом низком уровне NUMA?
- lp92
Похоже, они уже начинают оптимизировать архитектуру C-ядер. Интересно, сколько пройдёт времени, прежде чем она станет отдельной линейкой и брендом.
- sylware
Когда смотришь на всё это предсказание, становится настолько важно, чтобы «ядро/SMT» «выучило» некоторое поведение кода, что привязка потоков к CPU/SMT становится сверхважной для приложений, которые хоть немного нагружают наши процессоры.
- spwa4
Одна вещь, которая меня удивляет: эти процессоры настолько быстрее своих контроллеров памяти. Так почему бы не добавить больше? Почему бы, например, не сделать контроллер памяти на каждое ядро?