AMD의 Zen 6, Zen 5의 진화를 넘어 코어를 다시 설계하다
AMD's Zen 6 Family: Feeding the Beast
Chips and Cheese가 AMD의 차세대 Zen 6 코어 패밀리를 분석했다. 겉으로 보면 Zen 5의 자연스러운 확장이지만, 내부를 들여다보면 Zen 1에서 Zen 2로 넘어갈 때처럼 코어 여러 부분이 크게 재설계됐다. 분기 예측 실패 비용은 줄고 단일 스레드가 두 개의 디코드 클러스터를 모두 쓸 수 있게 됐으며, VNNI 유닛은 두 배로 늘었다. Zen 6c는 재정렬 버퍼와 레지스터 파일 등 OoO 구조를 키워 메모리 지연을 더 잘 흡수하도록 특화됐다.
Zen 6는 Zen 5의 자연스러운 진화처럼 보이지만, 더 깊이 들여다보면 AMD가 코어의 여러 부분을 크게 재작업한 흔적이 보이며, 이는 Zen 1에서 Zen 2로의 변화를 떠올리게 한다.
HN 토론
102- bmenrigh
소비자용(AM5) Zen4와 Zen5의 최악의 단점은 I/O 다이 칩렛과 그 위의 메모리 컨트롤러입니다. Zen6에서는 훨씬 작은 노드로 새로운 I/O 칩렛을 마침내 출시할 것이라고 들었습니다. 기존 AM5 Zen4/5 메모리 컨트롤러는 두 메모리 채널을 모두 사용할 때 형편없습니다. 3600 MT/s 이상으로 올리는 것이 극도로 어렵거나 불가능합니다.
Zen6에서 기대하는 것 중 개선된 메모리 컨트롤러가 목록의 최상위에 있습니다.
수정: 그리고 네, 다른 사람들은 AM5의 형편없이 적은 PCIE 5.0 레인이 최악의 단점이라고 말할 수 있지만, 제 사용에는 별로 영향을 미치지 않으며, 불행히도 그것은 I/O 칩렛보다는 AM5 자체의 한계라고 생각합니다.
- joebonrichie
2-어헤드 분기 예측의 명령어 수준 병렬성은 정말 멋진 것입니다. Zen5에 이 기능이 있었다는 것을 알고 있지만, 메모리가 코어에 비해 너무 느려서 이 복잡성이 이득이 되고 가치가 있다는 것이 다소 미친 것 같습니다.
- Aardwolf
> AMD는 정수 곱셈 유닛 수를 3개에서 2개로 줄였으며, PDEP 및 PEXT 처리량도 사이클당 3개 명령어에서 2개로 떨어졌습니다.
PDEP와 PEXT가 곱셈과 동일한 회로(부분)를 사용하나요(매우 다른 연산인데...), 아니면 이것은 단지 두 개의 독립적인 회로 감소이고 문구가 약간 불분명한 것일 뿐인가요?
- Remnant44
코어 자체에 대한 많은 작은 균형 개선처럼 보입니다. 256b 이하에서 사이클당 4개의 벡터 로드, gather 성능이 마침내 수용 가능한 수준인지 궁금합니다. 또 다른 균형의 예로, 실제로 정수 곱셈기 수를 2개로 줄였습니다. VNNI 파이프를 위한 다이 공간을 만들기 위해서였는지 궁금합니다.
진짜 스타는 C 코어인 것 같습니다. 칩렛당 32개의 C 코어와 증가된 L3 캐시는 인상적입니다.
- bee_rider
CCD에 32개의 코어는 많은 코어입니다. CCD와 코어 사이에 더 작은 논리 단위가 있나요, 아니면 가장 낮은 NUMA 레벨에서 32개의 코어를 다뤄야 하나요?
- lp92
그들이 이미 C 코어 아키텍처를 최적화하기 시작한 것 같습니다. 그것이 자체 라인업과 브랜딩이 되기까지 얼마나 걸릴지 궁금합니다.
- sylware
이 모든 예측을 보면, '코어/SMT'가 일부 코드 동작을 '학습'하는 것이 매우 중요하므로, 스레드 CPU/SMT 선호도는 우리 CPU를 조금이라도 밀어붙이는 애플리케이션에 있어 극히 중요합니다.
- spwa4
한 가지 궁금한 점은 이 CPU들이 메모리 컨트롤러보다 훨씬 빠르다는 것입니다. 그렇다면 왜 더 추가하지 않을까요? 예를 들어 코어당 메모리 컨트롤러를 두지 않는 이유는 무엇일까요?