DDR3以降のDRAMインターフェースが起動時のチューニングを避けられない理由
The DRAM interface and the PHY (why a DDR3+ interface must be tuned at boot)
FPGAとDRAMの間の信号線で何が起きているのかを解説する章。コマンド・アドレスとデータの2系統、バイトレーンごとのストローブDQS、フライバイ配線で生じるチップ間のクロックスキュー、そして書き込みレベルイングやリードレベルイングといった起動時のキャリブレーション手順を順に説明する。終端抵抗やZQキャリブレーションにも触れ、それぞれの仕組みをLiteDRAMのどの部分が実装しているかも示す。
データは自分自身のクロックであるストローブDQSと一緒に伝送される。送信側がデータとともにDQSも送り、受信側はそれでDQをサンプリングする。これはソースシンクロナス・インターフェースであり、両者が同じ経路を通るため遅延が相殺される。