Ein Student baut einen Out-of-Order-RISC-V-Prozessor von Grund auf
Building an Order RISC-V CPU from scratch
Aus Langeweile im vierten Semester begann der Autor, einen Out-of-Order-RISC-V-Prozessor in Bluespec SystemVerilog zu entwerfen. Aus dem ehrgeizigen Ziel eines Dual-Issue-Kerns wurde schließlich Specula: ein 32-Bit-Single-Issue-Kern mit Register Renaming, Reorder Buffer, gshare-Branch-Predictor, Sv32-Virtual Memory und einem VirtIO-Block-Device, der sogar xv6 booten soll. Der Beitrag erklärt die Architektur Schritt für Schritt und zeigt, wie das Design auf einem Artix-7-FPGA synthetisiert wurde.
Der Weg, wie ich lerne, ist, über etwas zu lesen und es dann nachzubauen, um zu sehen, was dabei auseinanderfällt – denn dieser Moment lehrt einen weit mehr als jede theoretische Vorlesung.