Почему интерфейс DDR3+ необходимо калибровать при загрузке
The DRAM interface and the PHY (why a DDR3+ interface must be tuned at boot)
В главе руководства LiteDRAM объясняется, что происходит на проводах между FPGA и DRAM. Из-за топологии fly-by тактовый сигнал приходит к каждому чипу с разной задержкой, а стробы данных DQS должны выравниваться по CK. Поэтому при загрузке BIOS выполняет write leveling, калибровку задержки записи, DQ-DQS training и read leveling, подбирая задержки для каждой байтовой линии. Также рассматриваются терминация, ZQ-калибровка и реализация этих механизмов в LiteDRAM.
С топологией fly-by перекос между первым и последним чипом может превышать тактовый период, поэтому каждой линии требуется собственная задержка DQS.