Студент собрал Out-of-Order RISC-V процессор с нуля на Bluespec
Building an Order RISC-V CPU from scratch
В блоге описан путь создания Specula — 32-битного спекулятивного Out-of-Order процессора RISC-V, написанного на Bluespec SystemVerilog. Автор начал с амбициозной идеи во время учёбы, пережил четырёхмесячную паузу, а затем вернулся, чтобы добавить привилегированные режимы, CSR, обработку прерываний и виртуальную память Sv32. Проект также включает UART, PLIC и VirtIO-блочное устройство, а синтез выполнен под FPGA Artix-7. Подробно разобраны переименование регистров, reservation stations, reorder buffer и gshare-предсказатель переходов.
Мой путь обучения — прочитать о чём-то и попробовать воспроизвести это, чтобы увидеть, что развалится по дороге, потому что этот момент учит гораздо большему, чем любая теоретическая лекция.