DDR3 이상 DRAM 인터페이스는 왜 부팅 시마다 튜닝해야 하는가

The DRAM interface and the PHY (why a DDR3+ interface must be tuned at boot)

FPGA와 DRAM 사이의 배선에서 실제로 무슨 일이 일어나는지, 그리고 DDR3 이상 인터페이스가 부팅 시마다 튜닝을 거쳐야 하는 이유를 설명한다. 명령·주소 버스와 바이트 레인별 데이터 스트로브, fly-by 토폴로지가 만드는 칩 간 클록 스큐, write leveling과 DQ-DQS 트레이닝, read leveling의 bitslip과 입력 지연 스윕, ODT와 ZQ 캘리브레이션까지 다루며 각 메커니즘을 LiteDRAM의 해당 구현과 연결한다.