Por qué una interfaz DDR3+ debe calibrarse en cada arranque

The DRAM interface and the PHY (why a DDR3+ interface must be tuned at boot)

El capítulo explica qué ocurre en los cables entre la FPGA y la DRAM: señales, strobes DQS, topología fly-by, terminaciones y tensiones de referencia. Con la topología fly-by, cada chip recibe el reloj un poco más tarde y el desfase puede superar un ciclo, por lo que cada lane necesita su propio retardo DQS. De ahí los procedimientos de write leveling, calibración de latencia de escritura, entrenamiento DQ-DQS y read leveling, y cómo LiteDRAM los implementa.