Warum DDR3-Speicher beim Booten kalibriert werden muss

The DRAM interface and the PHY (why a DDR3+ interface must be tuned at boot)

DDR3 und DDR4 takten mit doppelter Datenrate, doch die Leiterbahnen und Chips verzögern das Taktsignal so stark, dass es zum Abtasten der Daten unbrauchbar wird. Deshalb reisen die Daten mit ihrem eigenen Strobe-Signal DQS (source-synchronous). Bei der Fly-by-Topologie erreicht der Takt jeden Chip später, sodass jede Lane einzeln über Write Leveling, DQ-DQS-Training und Read Leveling justiert werden muss. Das Kapitel erklärt Signale, Terminierung, ZQ-Kalibrierung und die Umsetzung in LiteDRAM.