RISC-V: Warum der Hype die Realität nicht einholt
RISC-V: They should have known better
Dmitry GR erklärt, warum RISC-V trotz seines Erfolgs bei billigen Mikrocontrollern ein schlechtes ISA-Design hat. Er zeigt, dass die Interrupt-Latenz höher ist als beim Cortex-M0, die komprimierten Befehle eine lächerlich kleine Offsets haben und die fehlenden Addressing-Modi wie [reg + reg << 2] die Leistung großer Kerne beeinträchtigen. Der Autor kritisiert die Fragmentierung durch optionale Erweiterungen und die langsame Reaktion auf offensichtliche Mängel.
Selbst mit der komprimierten Erweiterung ist der typische IRQ-Prolog größer und langsamer als der Null-Byte-Hardware-Pfad des Cortex-M0.